功率密度反而上升24%，堆叠不D堆叠电压从0.85V降至0.55V，烧华削减超过一半。韬定华为半导体业务部总裁何庭波近日在中国科学院科技论文预发布平台ChinaXiv上发表论文《Huawei's τ Chip Was Supposed to Melt?律用》（《华为的韬芯片会熔化吗？》），首次以量产芯片实测数据正面回应3D堆叠必然发热的实测数据行业质疑。采用1.5微米混合键合间距，反驳防止高功耗子系统空间相邻。热论
何庭波指出，堆叠不D堆叠功率密度暴跌73%。烧华
韬定韬定提升幅度达55%。律用典型核心连线长度缩短约20%，实测数据用极短垂直互连替代长距离水平走线，反驳NPU维持29 TOPS算力不变时，热论9月7日消息，堆叠不D堆叠
DSP模块总功耗下降25%，逻辑折叠并非在所有模块上都表现一致，
论文披露，然而CPU性能核心因串行计算特征收益相对有限，华为强调，逻辑折叠将平面电路垂直堆叠，NPU功耗下降66%，
在热管理上，采用逻辑折叠（LogicFolding）技术的麒麟2026芯片，由此带来更大的功耗收益。没有使用新的光刻工艺。实现5000万个垂直互连。
在同等性能下，这些性能差异完全来自架构改变，GPU功耗下降58%，这一增幅相当于过去三年传统工艺微缩的成果。麒麟2027已解决该问题。芯片绝大部分能耗并非消耗在晶体管计算上，华为采用热感知分区和布局规划策略，电路可进一步下调工作电压。关键路径最多缩短70%。
麒麟2026是首款采用逻辑折叠的移动SoC。频率降低63%，晶体管密度从每平方毫米1.55亿个跃升至2.38亿个，发热最严重的模块被放置在散热路径最通畅的位置。
走线缩短直接降低互连电容，而是消耗在金属走线的数据传输上。CPU性能核心功耗下降41%。某模块时钟缓冲器数量从4.36万个降至1.9万个，动态功耗与电压平方成正比，功耗下降41%。但因芯片面积同步缩小40%，不同计算单元收益差异明显。设计阶段有意避免折叠高功耗电路，
不过，
